LMK5C33414ARGCRS1

Texas Instruments
595-LMK5C33414ARGCRS
LMK5C33414ARGCRS1

Gam.:

Aprašymas:
Clock Sintezatorius / Jitter Valymas Three DPLL three AP LL four-input and 1

ECAD modelis:
Atsisiųskite nemokamą Library Loader, kad galėtumėte konvertuoti šį failą darbui su ECAD įrankiu. Sužinokite daugiau apie ECAD Modelį.

Prieinamumas

Turime sandėlyje:
Ne Sandėlyje Esantys
Gamintojo numatytas pristatymo laikas
18 Savaičių Apytikriai apskaičiuotas gamybos laikas gamykloje.
Min. 2500   Užsakoma po 2500
Vieneto kaina:
-,-- €
Plėt. Kaina:
-,-- €
Numatomas Įkainis:
Šis Produktas Siunčiamas NEMOKAMAI

Kainodara (EUR)

Qty. Vieneto kaina
Plėt. Kaina
Visa Ritė (Užsakoma po 2500)
38,57 € 96 425,00 €

Produkto Požymis Atributo vertė Pasirinkite Požymį
Texas Instruments
Gaminio kategorija: Clock Sintezatorius / Jitter Valymas
RoHS:  
14 Output
1.25 GHz
APLL
DPLL
VQFN-64
800 MHz
3.135 V
3.465 V
- 40 C
+ 105 C
LMK5C33414AS1
SMD/SMT
Reel
Prekės Ženklas: Texas Instruments
Jautrus drėgmei: Yes
Darbinė Maitinimo Srovė: 1.085 A
Gaminys: Network Synthesizers / Jitter Cleaners
Gaminio tipas: Clock Synthesizers / Jitter Cleaners
Gamyklinės pakuotės kiekis: 2500
Subkategorija: Clock & Timer ICs
Rasta produktų:
Norėdami rodyti panašius produktus, pažymėkite bent vieną langelį
Pasirinkite bent vieną žymimąjį langelį, kad būtų rodomi panašūs šios kategorijos produktai.
Pasirinkti atributai: 0

Kad ši funkcija veiktų, reikia įjungti „JavaScript“.

USHTS:
8542390090
ECCN:
EAR99

LMK5C33414AS1 Network Synchronizer

Texas Instruments LMK5C33414AS1 Network Synchronizer is a network synchronizer and jitter cleaner designed to meet the stringent requirements of wireless communications and infrastructure applications. The LMK5C33414AS1 is a device bundled with software support for IEEE-1588 PTP synchronization to a primary reference clock source. The network synchronizer integrates three DPLLs to provide jitter attenuation and hitless switching with programmable loop bandwidth and no external loop filters. This feature maximizes ease of use and flexibility. Each DPLL phase locks a paired APLL to a reference input.