IM2G04D2DBBG-25

Intelligent Memory
822-IM2G04D2DBBG-25
IM2G04D2DBBG-25

Gam.:

Aprašymas:
DRAM DDR2 2Gb, 1.8V, 512Mx4, 400MHz (800Mbps), 0C to +95C, FBGA-60

ECAD modelis:
Atsisiųskite nemokamą Library Loader, kad galėtumėte konvertuoti šį failą darbui su ECAD įrankiu. Sužinokite daugiau apie ECAD Modelį.

Prieinamumas

Turime sandėlyje:
0

Taip pat galite pirkti šį produktą kaip sandėlyje neesančią prekę.

Gamintojo numatytas pristatymo laikas
26 Savaičių Apytikriai apskaičiuotas gamybos laikas gamykloje.
Pranešama apie ilgą šio gaminio pristatymo laiką.
Min. 1   Užsakoma po 1
Vieneto kaina:
-,-- €
Plėt. Kaina:
-,-- €
Numatomas Įkainis:

Kainodara (EUR)

Qty. Vieneto kaina
Plėt. Kaina
24,40 € 24,40 €
22,58 € 225,80 €
21,86 € 546,50 €
21,33 € 1 066,50 €

Produkto Požymis Atributo vertė Pasirinkite Požymį
Intelligent Memory
Gaminio kategorija: DRAM
RoHS:  
SDRAM - DDR2
2 Gbit
4 bit
400 MHz
FBGA-60
512 M x 4
400 ps
1.7 V
1.9 V
0 C
+ 95 C
IM2G04D2
Tray
Prekės Ženklas: Intelligent Memory
Gamybos šalis: Not Available
Distribucijos šalis: Not Available
Kilmės šalis: CN
Jautrus drėgmei: Yes
Montavimo stilius: SMD/SMT
Gaminio tipas: DRAM
Gamyklinės pakuotės kiekis: 264
Subkategorija: Memory & Data Storage
Maitinimo Srovė - Maks.: 58 mA
Vieneto Svoris: 179 mg
Rasta produktų:
Norėdami rodyti panašius produktus, pažymėkite bent vieną langelį
Pasirinkite bent vieną žymimąjį langelį, kad būtų rodomi panašūs šios kategorijos produktai.
Pasirinkti atributai: 0

CAHTS:
8542320020
USHTS:
8542320036
MXHTS:
8542320299
ECCN:
EAR99

Dynamic Random Access Memory (DRAM)

Intelligent Memory Dynamic Random Access Memory (DRAM) includes a full range of JEDEC-compliant DRAMs and ECC DRAMs (SDRAM, DDR, DDR2, DDR3, DDR4, LPDDR4). From an application's point of view, these components work like a monolithic device. The DRAM devices allow for maximum levels of memory density without altering existing board layouts or designs.

Double Data Rate 2 (DDR2) SDRAM

Intelligent Memory Double Data Rate (DDR2) Synchronous DRAM (SDRAM) are eight-bank devices that achieve high-speed data transfer rates. Interleaving the eight memory banks allows random access operations faster than standard DRAMs. A chip architecture prefetches multiple bits and then synchronizes the output data to a system clock. All control, address, and circuits are synchronized with the positive edge of an externally supplied clock. In a source-synchronous manner, I/Os are synchronized with a pair of bidirectional strobes. A sequential, gapless data rate is possible depending on the device's burst length, CAS latency, and speed grade.